Quem está a arrebatar o CoWoS?

Se os últimos dez anos na indústria de semicondutores tiveram como principal tema “Lei de Moore”, então a palavra‑chave mais sonante na atualidade é, sem dúvida, o empacotamento avançado.

Com os parâmetros dos grandes modelos a dispararem de dezenas de milhares de milhões para a escala de biliões, o caminho de aumentar a capacidade de computação apenas através do retrocesso do processo (micro‑redução) está a aproximar‑se do limite físico. Uma única unidade de processamento (AI) precisa de integrar, em simultâneo, uma quantidade massiva de unidades de computação e memória de alta largura de banda. A embalagem tradicional 2D já há muito deixou de ser suficiente. Assim, a combinação dourada HBM+CoWoS tornou‑se quase a opção obrigatória para a maioria dos fabricantes de chips de IA de topo.

Da GPU da arquitetura Blackwell da NVIDIA, às aceleradoras da série MI da AMD, até aos chips de treino desenvolvidos internamente pelos fornecedores cloud — quem conseguir garantir capacidade suficiente de CoWoS é quem conseguirá realmente firmar‑se na corrida pela capacidade de IA.

Uma “guerra de posicionamento” em torno da capacidade de empacotamento CoWoS da TSMC silenciosamente começou entre gigantes globais dos semicondutores.

Por que não dá para prescindir do CoWoS?

CoWoS (Chip‑on‑Wafer‑on‑Substrate) é uma tecnologia avançada de empacotamento 2.5D desenvolvida pela TSMC. Em termos simples, já não é necessário soldar diretamente o chip e a memória ao substrato. Em vez disso, utiliza‑se TSV de alta densidade (vias através de silício) e micro‑bump points para colocar lado a lado chips de computação como GPU/ASIC numa camada intermédia (Interposer). No interior da própria camada intermédia, circuitos microscópicos e densos fazem a interligação de alta velocidade entre chips. Por fim, todo o conjunto é empacotado no substrato.

Fonte da imagem:大道至简不简单

Porque é preciso fazer tudo isto? No PCB tradicional, a largura de linha do circuito é demasiado grossa, limitando a distância de transmissão do sinal e a velocidade. Uma GPU precisa frequentemente de se ligar a várias memórias HBM ao mesmo tempo. As necessidades de largura de banda podem chegar a vários TB por segundo. Só as ligações de linhas ultra‑finas da camada intermédia de silício conseguem suportar um volume tão enorme de transmissão.

Em 2011, a TSMC lançou oficialmente o CoWoS. Após várias rondas de iteração, formaram‑se atualmente três tipos de soluções: CoWoS‑S (camada intermédia de silício em toda a lâmina), CoWoS‑R (camada intermédia RDL) e CoWoS‑L (ponte de silício parcial + substrato orgânico). Entre elas, o CoWoS‑L é a solução dominante atualmente — substitui a camada intermédia de silício numa peça tão grande por uma “ponte de silício parcial”, reduzindo a curvatura (warpage) e os custos, enquanto suporta uma área de empacotamento maior e mais pilhas de HBM empilhadas.

As vantagens essenciais desta arquitetura são muito claras:

• Aumento de largura de banda: HBM e GPU interligam‑se diretamente via camada intermédia de silício. A largura de banda pode atingir dezenas de vezes a do DDR tradicional, resolvendo finalmente o problema do “muro da memória” no treino de IA;

• Consumo de energia mais baixo: a distância de transmissão do sinal reduz‑se drasticamente, diminuindo de forma significativa o consumo associado ao transporte de dados;

• Maior nível de integração: múltiplos Chiplets de pequenos chips + múltiplas HBM podem cooperar no mesmo empacotamento, ultrapassando o limite de área de um único chip.

Dá para dizer que, sem o CoWoS, talvez não existissem hoje chips de treino de grandes modelos com milhares de biliões de parâmetros.

Quem está a disputar o CoWoS?

Segundo uma previsão de investigação da cadeia de abastecimento feita pela Morgan Stanley, a procura total global de wafers CoWoS para clientes‑chave em 2026 será de cerca de 1.384 milhões de wafers. Em 2027, deverá disparar para 2.682 milhões, quase duplicando em dois anos. Esta guerra pela capacidade não ficou confinada a um único fabricante de GPUs; expandiu‑se rapidamente para toda a cadeia industrial de capacidade de computação para IA.

Previsão da procura de capacidade global de CoWoS por clientes‑chave

NVIDIA: ainda é a protagonista, mas a quota está a diluir‑se

É fácil ver que a NVIDIA continua a ser a protagonista absoluta.

Em 2026, a procura de capacidade CoWoS da NVIDIA é de 780k wafers; em 2027 sobe para 1200k, mantendo a primeira posição. De Hopper a Blackwell, e até à mais recente arquitetura Rubin, cada geração de GPU fica profundamente dependente do processo CoWoS‑L da TSMC.

Ao mesmo tempo, o CoWoS‑R é principalmente utilizado na produção do CPU Vera da NVIDIA. A previsão de remessas é de 5,75 milhões de unidades. A forte taxa de pré‑encomenda indica que a produção do Vera deverá quase duplicar, e a procura por capacidade de CoWoS‑R deverá também ultrapassar 100k wafers. Já o CoWoS‑S é usado em chips de comutação Quantum e Spectrum.

No total, só a NVIDIA fica com mais de metade da capacidade de CoWoS da TSMC.

Mas é importante notar que a quota da NVIDIA na procura total cairá de cerca de 56% em 2026 para cerca de 45% em 2027 — o valor absoluto continua a subir, mas a fatia está a ser diluída. Isto significa que a configuração do mercado CoWoS está a evoluir de “uma só empresa domina” para “várias empresas fortes em paralelo”.

AMD: o maior “azarão” em 2027, a perseguir diretamente a NVIDIA

Se a NVIDIA é a líder em volume, a AMD é o perseguidor mais agressivo.

Em 2026, a capacidade de CoWoS da AMD era apenas 130k wafers; em 2027 explode para 530k wafers. O aumento de 400k wafers é quase equivalente ao da NVIDIA (442k). O principal motor é a expansão das vendas dos chips de servidores de IA da série MI da AMD, juntamente com a adoção em grande escala da 3D V‑Cache e da arquitetura Chiplet. Em consequência, a procura de CoWoS da AMD multiplicou por mais de três vezes no espaço de um ano (crescimento de 307%).

Sabe‑se que, em 2027, os principais produtos da AMD serão o MI455, com produção em pequena escala do MI500 (Arcadia) no fim do ano. No segmento de CPU da AMD (Venice), a AMD depende sobretudo de processos de CoWoS não‑TSMC, como ASE/SPIL e Amkor. A capacidade salta de 50k wafers para 270k wafers, o que deverá corresponder a uma produção de cerca de 6,75 milhões de CPUs. Este aumento é impulsionado principalmente pela procura de Agentic AI.

Curiosamente, a procura de 10k wafers do Xilinx que foi adquirido pela AMD permanece inalterada. Isto sugere que o crescimento veio quase todo da linha de produtos própria da AMD; a procura por CoWoS no segmento FPGA parece estar saturada, ou a rota tecnológica poderá estar a mudar para outros tipos de empacotamento.

Crescimento sólido dos chips de rede da Broadcom

Em 2026, a procura de capacidade da Broadcom é de 300k wafers, sendo o segundo maior demandante de CoWoS; em 2027 deverá crescer para 484k wafers (aumento homólogo de 61%), passando a ser ultrapassada pela AMD e ficando em terceiro.

Diferente dos dois primeiros, o produto principal da Broadcom não é GPU, mas sim chips de comutação de rede de topo. A procura em explosão por comutadores 800G e 1,6T em clusters de IA impulsiona a migração completa dos chips da série Tomahawk da Broadcom para empacotamento avançado CoWoS. Além disso, a Broadcom também está a ajudar no desenho e produção (design e fundição) dos chips Google TPU v7 (Ironwood) e v8i (SunFish), ocupando capacidade de CoWoS.

A Metek (MediaTek) de repente ganha força

A MediaTek salta de 40k wafers para 180k wafers, um crescimento de 350%. O “boom” da MediaTek é o ponto mais inesperado desta lista: a gigante tradicional de chips para telemóveis está a entrar a fundo no mercado de aceleradores de IA. Chips ASIC cloud e edge começam a adotar CoWoS em larga escala. A velocidade de crescimento fica em primeiro lugar entre os principais clientes.

Há fornecedores a indicar que o negócio de ASIC da MediaTek provém sobretudo do Google TPU v8t (ZebraFish), prevendo‑se que corresponda a cerca de 3,6 milhões de unidades expedidas.

AWS: subida estável de chips desenvolvidos internamente pela cloud

As duas linhas de produtos de chips desenvolvidos internamente pela AWS (Annapurna e Alchip), somadas, passam de 88k wafers para 126k wafers. Isto reflete iterações contínuas dos chips de treino Trainium e dos chips de inferência Inferentia. Mostra a decisão dos fornecedores cloud de se libertarem da dependência de um único fornecedor de GPU. A taxa de crescimento é apenas mais moderada do que a dos fabricantes do topo.

Marvell e GUC: um “fluxo” de ASICs personalizados a emergir

A Marvell aumenta de 17k wafers para 64k wafers, e a GUC de 14k para 60k; respetivamente, crescimentos de 276% e 329%. Este pico das duas empresas reflete uma tendência: o mercado de ASICs de IA personalizados está a explodir. O negócio de design de ASIC para DPU e chips de rede de IA da Marvell, bem como os serviços de design de ASIC da GUC, consomem uma grande quantidade de capacidade CoWoS.

Cada vez mais empresas de internet escolhem desenvolver chips de IA internamente. Mas, em geral, precisam de uma empresa de serviços de design para fazer a ponte com a capacidade de empacotamento da TSMC.

Cisco: estagnação do crescimento no setor tradicional

O tamanho e o aumento da Cisco são menores: a procura vai apenas de 5k wafers para 6k wafers. Isto reflete que os equipamentos de rede tradicionais e os FPGA de gama média/baixa têm um impacto limitado na tração por CoWoS de topo. Esta parte do mercado está a ser gradualmente pressionada pela procura relacionada com IA.

No conjunto, a estrutura da procura por CoWoS está a mudar profundamente:

• O “pilar” é o ecossistema de AI GPU: NVIDIA + AMD + Broadcom ocupam a grande maioria da capacidade;

• ASIC e chips de rede geram o aumento adicional: a MediaTek, Marvell e GUC beneficiam com a procura por chips de troca de IA e interconexão de alta velocidade. A procura por empacotamento duplica, com taxas de crescimento muito superiores à média do setor;

• Chips desenvolvidos internamente pelos fornecedores cloud são uma variável de longo prazo: embora a dimensão atual não seja grande, a expansão contínua de chips de grandes modelos desenvolvidos na cloud prossegue e, ao mesmo tempo, representa a tendência de descentralização da cadeia de fornecimento de capacidade de computação;

• FPGA/equipamentos de rede tradicionais: a procura da Xilinx e da Cisco estagna; os negócios tradicionais não geram grande tração para CoWoS de topo.

Do ponto de vista do volume total do setor, a procura de capacidade por CoWoS por clientes‑chave globais sobe de cerca de 1,384 milhões de wafers em 2026 para cerca de 2,682 milhões em 2027, com um crescimento global de aproximadamente 94%. Em dois anos, a procura global de wafers CoWoS quase duplicou, validando o julgamento da Morgan Stanley sobre o alto crescimento na via do empacotamento avançado.

Quando todos os intervenientes estão a empurrar para a mesma pista, a escassez de capacidade inevitavelmente vem à tona.

Gargalo de capacidade: a TSMC corre rápido, mas ainda não o suficiente

A TSMC, que já tinha consciência do valor estratégico do CoWoS, está a expandir produção a todo o ritmo.

De acordo com estatísticas, a capacidade mensal do CoWoS em 2022 era apenas cerca de 10.000 wafers. Em 2025, já se aproxima de 70.000 wafers. Com a TSMC e os seus parceiros a aumentarem ativamente a capacidade, a capacidade mensal de CoWoS da TSMC em 2026 deverá atingir um recorde de 120.000 a 140.000 wafers. Em 2027, deverá subir para 170.000 wafers/mês (alguns planos indicam que no final de 2027 a capacidade poderá chegar a 200.000 wafers/mês). A expansão concentra‑se sobretudo em Tainan e Chiayi, ultrapassando claramente o nível anterior.

Ao expandir o CoWoS, a TSMC também está a promover a tecnologia de empacotamento a nível de painel CoPoS (Chip on Panel on Substrate), líder na indústria, com linhas piloto planeadas para concluir a calibração em junho de 2026; a produção em grande escala poderá acontecer já em 2028‑2029 para satisfazer a procura de empacotamento de chips de grandes dimensões.

Além da TSMC, outras partes do mercado também expandem: estima‑se que, até ao final de 2027, a capacidade CoWoS fora do ecossistema da TSMC (ASE/SPIL, Amkor, etc.) se expanda para 80k wafers/mês (80kwpm). Entre elas, a ASE/SPIL subirá de 30kwpm no fim de 2026 para 50kwpm, e a Amkor de 20kwpm para 30kwpm, com foco em CoWoS‑L e CoWoS‑R.

Dá para ver que a estrutura de fornecimento do setor está a mudar de “domínio único pela TSMC” para “aumento simultâneo da capacidade por foundry de wafers e empresas de empacotamento e testes”. A UBS estima que a capacidade mensal total do setor de CoWoS aumentará de 160k wafers no final de 2026 para 250k wafers no final de 2027, um crescimento anual de cerca de 56%. Por detrás desta expansão, Rubin, AMD Venice, Google TPU e Amazon Trainium estão, em simultâneo, a aumentar a procura por empacotamento.

Paralelamente, nos próximos 5 anos, a TSMC continuará a desenvolver CoWoS num ritmo de “ampliação gradual de tamanho a cada ano”, para integrar mais lógica e HBM. Em 2026, já produziu o maior tamanho global de fotomáscaras CoWoS, 5,5 vezes maior, com rendimento superior a 98%. A seguir, o CoWoS de 14 vezes (para integrar 20 HBM) entrará em produção em 2028; e uma versão capaz de integrar 24 HBM e com mais de 14 vezes o tamanho da fotomáscara ficará pronta em 2029.

De acordo com informações da cadeia de abastecimento, não apenas a procura por CoWoS é forte, como também o progresso da TSMC em SoIC e CoPoS está a avançar rapidamente, tornando a visibilidade dos pedidos da cadeia de fornecimento de equipamentos diretamente até 2030. Por exemplo, a capacidade de SoIC da TSMC também continua a expandir; anteriormente, estimava‑se que a capacidade mensal em 2027 subisse de 10k para 20k wafers, e a informação mais recente é que foi ajustada para 50k wafers, com a NVIDIA a reservar grande parte da capacidade.

No entanto, capacidade adicional em breve vai enfrentar uma piscina de encomendas ainda maior.

Segundo estimativas da UBS, a procura total por capacidade de CoWoS passa de 1,307 milhões de wafers em 2026 para 2,475 milhões em 2027 (a previsão da Morgan Stanley acima é 2,682 milhões). O crescimento anual é de cerca de 89%, significativamente mais rápido do que o aumento da capacidade mensal de wafers na mesma janela.

Figura: UBS

De acordo com informações da cadeia de abastecimento, a rutura entre oferta e procura do CoWoS é atualmente de cerca de 20% e deverá reduzir para aproximadamente 10% apenas até ao fim de 2026. Outras medições sugerem que o défice de capacidade em 2027 poderá alargar‑se para cerca de 700.000 wafers, mais de 30%.

Alguns fornecedores salientaram que, mesmo que a capacidade mensal de CoWoS seja ajustada para 200k+ wafers, dificilmente conseguirá satisfazer a procura de todos os clientes. Além disso, ainda existem riscos como expansão de capacidade, comportamento de monopólio e produção em território dos EUA. Muitos clientes já passaram de praticamente exclusivo para a TSMC e estão a incluir ASE, SPIL, Amkor, etc., como destinos de encomendas “transbordo”, criando uma segunda via de fornecimento para empacotamento avançado.

Por outro lado, a expansão de capacidade também não acompanha a procura por outras razões: por um lado, o patamar de processo é alto. O CoWoS envolve múltiplos processos de elevada precisão, como camada intermédia de silício de grandes dimensões, TSV e ligação por micro‑bump points. A subida de rendimento (ramp‑up) requer tempo. Por outro lado, a cadeia de equipamentos é longa: a entrega dos equipamentos necessários para ligação e medição no empacotamento avançado, como máquinas de bonding e equipamentos de inspeção, pode demorar mais de um ano. Ter dinheiro não significa conseguir ampliar imediatamente. Além disso, CoWoS e HBM estão na maioria das vezes fortemente acoplados. A capacidade de HBM da SK hynix e da Samsung não consegue acompanhar; portanto, mesmo ampliando muito o CoWoS, não é possível enviar a produção.

Isto leva a uma situação constrangedora: a capacidade de CoWoS da TSMC tem estado em regime de produção total entre 2024 e 2026. A visibilidade das encomendas chegou até 2027.

Nestas circunstâncias, para garantir capacidade, os fabricantes de chips são obrigados a negociar com a TSMC com pelo menos um ano de antecedência, e até aparecem “regras tácitas” na indústria sobre prioridade de “disputa por capacidade”.

Há ainda um ponto a ter em conta: à medida que a procura de empacotamento CoWoS aumenta, o processo avançado na frente (front‑end) também está a apertar.

A UBS indica que a percentagem de produtos de IA em cloud na procura por N3 da TSMC subirá de 35% em 2026 para 72% em 2027. Em média, a taxa de utilização de capacidade nos dois anos será de aproximadamente 108% e 109%, respetivamente. Rubin, Vera CPU, Google TPU e Trainium precisam primeiro de obter wafers N3 e só depois entram no processo CoWoS.

Durante este processo, a estrutura de clientes também muda rapidamente. A quota da NVIDIA na capacidade N3 da TSMC deverá subir de 10% em 2026 para 30% em 2027. A Broadcom subirá de 10% para 16%. No mesmo período, a participação da Apple cai de 38% para 14%. Embora a eletrónica de consumo ainda tenha procura, a IA em cloud está claramente a aumentar a ocupação simultânea do processo avançado e do empacotamento no backend.

Assim, se o fornecimento de CoWoS consegue acompanhar depende de todos estes elos conseguirem fazer ramp‑up no mesmo ritmo.

A meta de capacidade mensal de 250.000 wafers até ao final de 2027 exige uma entrega sincronizada de wafers de processo avançado, rendimento de ponta a ponta em OSAT, entrega de equipamentos de bonding e medição, bem como a expansão planeada de Rubin, Venice e TPU. À medida que a procura vier de mais clientes, o CoWoS deixa de depender apenas de ciclos de GPU únicas, mas aumenta a complexidade de combinação de produtos e escalonamento (schedule).

Recentemente, há vozes no setor de que a TSMC ainda não definiu como aloca as encomendas aos fornecedores de equipamentos. Para os fornecedores, a ansiedade aumenta, temendo criar um ambiente de redução de preços para disputar encomendas. Além disso, entre a encomenda de equipamento e a produção com remessa, o prazo é pelo menos de 7 a 9 meses. A indústria receia que seja difícil cumprir os prazos de entrega do equipamento a tempo.

Além disso, o problema mais difícil não é apenas a capacidade: há também gargalos em tecnologia e custo.

Diz‑se que a camada intermédia de silício utilizada no CoWoS enfrenta três grandes desafios: custo elevado, dimensões limitadas e tendência a curvar (warpage). O custo de uma única lâmina de camada intermédia de silício de 12 polegadas ultrapassa 100 dólares, representando mais de metade do custo total de empacotamento. Especialmente à medida que os chips de IA ficam cada vez maiores — a área de empacotamento do NVIDIA B200 já é 3 a 4 vezes o limite suportado por uma camada intermédia de silício — o gargalo de dimensão da camada intermédia já não pode ser evitado. A próxima geração de GPUs Rubin será ainda maior; por isso, apenas “ponte de silício parcial + substrato orgânico” pode ser usada como solução de emergência.

Intel e Samsung “afiando as facas”

A escassez de capacidade CoWoS também abriu espaço para concorrência por parte dos adversários.

O CoWoS não é a única resposta para o empacotamento 2.5D. Os concorrentes estão a acelerar a implementação de soluções substitutas. Especialmente no campo de processos avançados, onde a Intel e a Samsung lutaram há anos, face ao grande bolo de mercado e ao défice de capacidade em empacotamento avançado, “afiam as facas”.

EMIB e Foveros da Intel

A Intel possui a sua própria matriz de tecnologias de empacotamento 2.5D/3D.

Entre elas, a tecnologia EMIB (Emnbedded Multi‑die Interconnect Bridge) está a disputar ativamente o mercado. Ao contrário do CoWoS, o EMIB substitui uma camada intermédia de tamanho total por pontes de silício incorporadas localmente. Isto permite interligação local de alta velocidade entre chips computacionais, com maior rendimento e redução significativa de custos.

Fonte da imagem:岐人复盘

Em comparação com o CoWoS, o EMIB utiliza apenas 1/3 a 1/5 da quantidade de silício. O custo por unidade é 30% a 50% menor. O EMIB‑M já suporta tamanho de fotomáscara 6 vezes maior, e prevê‑se que em 2026‑2027 atinja 8‑12 vezes. O risco de desajuste de expansão térmica é baixo, o problema de curvatura é menor, e o rendimento já ultrapassou 90%.

O processo do EMIB também está a evoluir continuamente:

• EMIB (1.ª geração): ponte de silício base, para integração heterogénea típica de CPU+GPU/HBM.

• EMIB‑M (Matrix): matriz de múltiplas pontes. Fotomáscara atual de 6 vezes; objetivo de 8‑12 vezes em 2026‑2027. Focado em chips AI com escala extremamente grande e múltiplos Chiplets.

• EMIB‑T (Through‑Silicon Via): introduz TSV na ponte de silício para fornecimento vertical de energia. A energia e os sinais chegam ao chip diretamente a partir do fundo do empacotamento, reduzindo o ruído DC/AC e interferência cruzada. Adequa‑se às exigências rigorosas de largura de banda e consumo de energia de aceleradores de IA e chips de data centers. O rendimento da etapa final já chegou a mais de 90%.

• EMIB + substrato de vidro: estreia no início de 2026; embalagem gigante de 78×77mm (2 vezes a fotomáscara padrão), “10‑2‑10” empilhado (núcleo de vidro de 800μm + RDL de 10 camadas em cima e em baixo = 20 camadas de circuito). Direcionado para HPC e servidores de IA.

Fonte da imagem:岐人复盘

Em termos de progresso no mercado, em 2026 a embalagem Intel EMIB‑T já obteve encomendas para o próximo modelo da Google TPU. A próxima geração de GPU da NVIDIA, Feynman, também planeia introduzir EMIB. A Meta planeia adotar no seu CPU em 2028. A SK hynix está em colaboração com a Intel para testar EMIB, com o objetivo de reduzir a dependência do CoWoS.

Recentemente, a Intel anunciou a nomeação de Lee Seok‑hee para vice‑presidente executivo da Intel Foundry, responsável por empacotamento avançado, integração de sistemas, desenvolvimento de tecnologia de backend e fabrico de backend, reportando diretamente ao CEO Sang Ill Wu.

O significado central desta nomeação é que a Intel está a elevar o empacotamento avançado para um ponto de crescimento importante dentro do negócio Foundry. A maioria dos aceleradores de IA precisa de integrar chips de lógica, HBM, chips de I/O e outros Chiplets no mesmo empacotamento. A capacidade da plataforma de empacotamento afeta diretamente se os clientes estão dispostos a adotar a Intel Foundry. Ao reforçar de forma independente o empacotamento no backend, a Intel pode oferecer uma solução de fabrico mais completa ao nível de sistema para além de 18A, 14A e dos processos seguintes.

No cenário global, a Intel não quer apenas ultrapassar a TSMC no front‑end. Também tenta atrair clientes de ASIC de IA, HPC e serviços cloud através de tecnologias de backend como EMIB, Foveros, EMIB‑T e ligação híbrida. O empacotamento avançado poderá tornar‑se a porta de entrada para a Intel voltar a entrar na cadeia de fornecimento de clientes de topo.

Há especialistas que afirmam que o EMIB está a saltar de uma opção para substituir o CoWoS para se tornar o segundo pólo de empacotamento na era de grandes chips de IA. Esta evolução em “duas linhas” — “ponte de silício + substrato de vidro” — está a limitar o espaço de premium do CoWoS.

Foveros, por sua vez, é a verdadeira tecnologia de empilhamento 3D da Intel, permitindo empilhar lógica sobre lógica. Com o avanço da estratégia IDM 2.0, o negócio de empacotamento também começou a aceitar encomendas externas, ficando diretamente a competir com o CoWoS e o SoIC da TSMC.

I‑Cube da Samsung

A vantagem competitiva da Samsung é conseguir fornecer uma solução completa “chave‑na‑mão” desde a fabricação de HBM, passando por fundição de processos de lógica, até ao empacotamento avançado.

A família SAINT (Samsung Advanced Interconnect Technology) da Samsung inclui I‑Cube (2.5D) e X‑Cube (3D). Apoiada pela vantagem própria na produção de memória HBM, a Samsung está a lutar com força por encomendas de empacotamento de clientes de chips de IA, tentando formar uma capacidade competitiva integrada de “memória + empacotamento”.

Fonte da imagem:冷酷的岩石

O I‑Cube utiliza a camada intermédia de silício para integrar chips de lógica e HBM. Atualmente, já consegue suportar a integração de até 8 pilhas de HBM. Para a próxima geração de HBM4, a Samsung está a promover ativamente tecnologia de ligação híbrida para substituir a tradicional pilha por micro‑bump points. O objetivo é aumentar a capacidade de dissipação térmica e reduzir a altura do empacotamento. A Samsung planeia elevar significativamente a sua capacidade mensal de HBM para 250.000 wafers até 2026, na tentativa de recuperar a liderança no mercado de aceleradores de IA de alto desempenho.

No entanto, alguns especialistas do setor referem: “Clientes que adotam a plataforma de empacotamento Samsung 2.5D ou têm remessas muito pequenas, ou apenas projetos de curto prazo de poucos meses. Na era em que o empacotamento decide o desempenho do chip, a Samsung precisa urgentemente reforçar a sua competitividade nesta área.”

Nesse sentido, a Samsung está a mudar a rota técnica do empacotamento 2.5D, passando de empacotamento ao nível de wafer (WLP) para empacotamento ao nível de painel (PLP). O PLP usa painéis quadrados de grandes dimensões, com alta utilização de área, e eficiência de produção superior à dos wafers redondos. À medida que as dimensões dos chips de IA continuam a aumentar, a adequação do PLP também vai melhorar. A Samsung está a avançar a migração da tecnologia Cube de WLP para PLP e a desenvolver um “System‑level panel (SoP)” para chips extremamente grandes, com dimensões atualmente em desenvolvimento de 415mm×510mm.

Rotas diversificadas dos intervenientes do setor

Além disso, gigantes de empacotamento e testes como ASE (Unimicron?) e Amkor também estão a desenvolver soluções semelhantes de empacotamento 2.5D. Embora ainda fiquem atrás do CoWoS no desempenho mais avançado, têm vantagens em custo e flexibilidade de capacidade, e estão a conquistar espaço no mercado de gama média‑alta.

Por exemplo, a VIPack™ platform da ASE visa suportar uma integração heterogénea completa, desde empacotamento de chips do tipo fan‑out (FOCoS) até co‑empacotamento ótico (CPO). Para responder à escassez de capacidade causada pela explosão da IA, a ASE planeia investir mais de 6 mil milhões de dólares em capex em 2025, com foco em expandir capacidade tipo CoWoS nas unidades de Kaohsiung e Zhongke. A ASE também demonstrou uma tecnologia avançada de silício fotónica: ao integrar diretamente motores óticos no substrato de empacotamento, aumenta significativamente a eficiência de transmissão de dados dentro de data centers de IA.

A Amkor, sendo o segundo maior OSAT global, centra‑se estrategicamente em se manter fortemente ligada às foundries de processos avançados. A Amkor assinou um memorando de entendimento com a TSMC: a partir da sua nova fábrica no estado do Arizona, apoiará a TSMC com empacotamento e testes, encurtando o tempo de rotação no transporte intercontinental de wafers através do Pacífico. A Amkor também tem como foco de P&D em high performance computing tecnologia de camada intermédia RDL e tecnologia de bridging (como Connect‑S). Já há vários clientes de computação e rede a entrar em fases de certificação. A previsão é alcançar produção em larga escala em 2026. Além disso, a Amkor tem vantagens significativas na área de alta densidade de fan‑out (HDFO), capaz de fornecer soluções de interconexão finas e eficientes para próximos smartphones inteligentes e sistemas ADAS automóveis.

Estas rotas não competem totalmente nem são mutuamente exclusivas; servem aplicações diferentes. GPUs de IA topo valorizam mais largura de banda, rendimento e maturidade. ASICs de IA personalizados podem valorizar mais custo, elasticidade no fornecimento e estratégia de múltiplos fornecedores. Eletrónica de consumo e produtos de IA edge valorizam mais dimensões, custo e capacidade de produção em volume.

É previsível que, no futuro, o mercado de empacotamento avançado não seja dominado por uma única empresa como no caso da TSMC. Haverá coexistência de múltiplas rotas tecnológicas e múltiplos fornecedores.

Como quebrar o impasse no empacotamento avançado na China

Quando o empacotamento avançado fica nas mãos de apenas alguns fabricantes, a indústria de semicondutores do país também não consegue ficar de fora. A escassez de capacidade do CoWoS e as barreiras tecnológicas refletem, precisamente, a urgência com que a China precisa acelerar avanços na área de empacotamento avançado.

A boa notícia é que a nível doméstico se está a perseguir agressivamente — e o setor de empacotamento avançado não começa do zero.

Gigantes de empacotamento e testes como JCET (长电科技), Tongfu Microelectronics (通富微电) e Tianhua Technology (华天科技) já implementaram rotas tecnológicas como 2.5D/3D, Chiplet, etc., com alguns produtos já a entrar em produção em massa. Por exemplo, a JCET em junho de 2026 anunciou um investimento de 7,8 mil milhões de yuan para construir uma fábrica de empacotamento avançado em Shanghai Lingang, focando em quatro direções: empilhamento 2.5D/3D, HBM3e, Chiplet e CPO.

Além disso, empresas locais como Shenghe Jingwei (盛合晶微), YongXi Electronics (甬矽电子) e Jingfang Technology (晶方科技) também estão a aumentar o valor da cadeia de fornecimento local através de capacidades próprias de empacotamento avançado. O Fundo de Grande Fase III (大基金三期) já colocou o empacotamento avançado entre as áreas prioritárias de apoio.

Em comparação com o CoWoS da TSMC, os fabricantes chineses podem ainda ter lacunas no empacotamento mais topo de linha de GPUs de IA baseadas em HBM, no controlo de rendimento e nas diferenças no ecossistema de clientes. Contudo, em chips de IA domésticos e em aplicações características, têm maior proximidade com clientes locais.

Mais importante ainda, a popularização da arquitetura Chiplet dá à indústria nacional uma janela para “ultrapassar pela via alternativa” (mudança de rota). Quando os chips deixam de procurar apenas um “máximo” numa única unidade e passam a alcançar alto desempenho através da composição de múltiplos chips pequenos, a percentagem de valor do empacotamento tende a continuar a aumentar — e é precisamente uma área em que a indústria doméstica de empacotamento e testes acumulou bases profundas.

Escrito por fim

A disputa pelo CoWoS está longe de terminar.

A TSMC está a expandir capacidade; a Intel, a Samsung e a ASE estão a acompanhar e a correr atrás; e a China está a tentar abrir caminho com força. Quem sair vitorioso nesta corrida de empacotamento avançado vai influenciar profundamente o panorama dos chips de IA pelos próximos dez anos. Para a indústria doméstica, é tanto um desafio quanto uma oportunidade histórica que não deve ser desperdiçada.

Fonte do artigo: Observação da Indústria de Semicondutores

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