บทนำ
หัวเว่ยประกาศอย่างเป็นทางการ “กฎ Tau (τ)” ในวันที่ 25 พฤษภาคม 2026 ระหว่างการประชุม International Circuits and Systems Symposium ที่เซี่ยงไฮ้ โดยถือเป็นข้อเสนอแรกของจีนที่เสนอ “หลักการนำทาง” สำหรับการพัฒนาอุตสาหกรรมเซมิคอนดักเตอร์ระดับโลก เหอ ถิงป๋อ ผู้อำนวยการของหัวเว่ยและประธานธุรกิจเซมิคอนดักเตอร์ กล่าวสุนทรพจน์ปาฐกถาเรื่อง “การสำรวจและการปฏิบัติของเส้นทางการพัฒนาเซมิคอนดักเตอร์รูปแบบใหม่” ในวันเดียวกัน เหอได้เผยแพร่บทความที่ผ่านการตรวจโดยผู้เชี่ยวชาญ (peer-reviewed) ชื่อ “A Time Scaling Theory for Multi-Layer Electronic Systems” บนแพลตฟอร์ม preprint ของ Chinese Academy of Sciences พร้อมให้คำอธิบายเชิงเทคนิคอย่างละเอียดและรากฐานเชิงทฤษฎีสำหรับกฎใหม่นี้
กฎ Tau เสนอให้แทนที่ “การปรับสเกลเชิงเรขาคณิต (geometric scaling)” ซึ่งเป็นแนวทางดั้งเดิมในการลดขนาดทรานซิสเตอร์ ด้วย “การปรับสเกลตามเวลา (time (τ) scaling)” เพื่อให้เป็นหลักการเพิ่มประสิทธิภาพขั้นพื้นฐานสำหรับวิวัฒนาการของเซมิคอนดักเตอร์และระบบอิเล็กทรอนิกส์ ตามกรอบของหัวเว่ย การเปลี่ยนแปลงนี้สะท้อนความจริงที่ว่า Moore’s Law ไม่ได้สร้างประโยชน์อย่างมีนัยสำคัญอีกต่อไปหลังจากโหนด 7 นาโนเมตร และการเข้าถึงเทคโนโลยีลิโธกราฟีขั้นสูงกลับถูกจำกัดอย่างรุนแรง รวมถึงมีต้นทุนที่ห้ามได้สำหรับผู้ผลิตชิปจำนวนมาก ด้วยการบีบอัดความล่าช้าของการแพร่สัญญาณอย่างเป็นระบบผ่านเทคนิคนวัตกรรม เช่น logic folding และการเพิ่มความหนาแน่นของทรานซิสเตอร์อย่างต่อเนื่อง กฎ Tau มุ่งหวังให้เกิดวิวัฒนาการเซมิคอนดักเตอร์ที่ยั่งยืน โดยไม่พึ่งพาการยกระดับโหนดกระบวนการเป็นหลัก
ประกาศดังกล่าวส่งผลให้ตลาดตอบสนองทันที หุ้นเซมิคอนดักเตอร์จีนพุ่งขึ้นในวันที่ 25 พฤษภาคม โดย China Integrated Circuits (SMIC) ซื้อขายใกล้ระดับขึ้นเพดาน (limit-up) หัวเว่ยยังบ่งชี้ว่า Huahong Semiconductor เข้าใกล้การขึ้นเพดานประมาณ 20% และผู้ผลิตอุปกรณ์ Triotech (688072.SH) กับ Shengmei Shanghai (688082.SH) ต่างทำกำไรเพิ่มขึ้นอย่างมีนัยสำคัญ
การปรับสเกลตามเวลา (τ) เข้ามาแทนที่การปรับสเกลเชิงเรขาคณิต
กฎ Tau ได้ปรับกรอบเป้าหมายการเพิ่มประสิทธิภาพหลักของอุตสาหกรรมเซมิคอนดักเตอร์ใหม่โดยพื้นฐาน จากเดิมที่เน้นการลดขนาดทรานซิสเตอร์อย่างเดียว กฎนี้เสนอให้ลด “ค่าคงที่เวลาเชิงลักษณะ τ” อย่างเป็นระบบ ซึ่งเป็นเวลาที่สัญญาณใช้ในการแพร่ผ่านแต่ละชั้นของระบบอิเล็กทรอนิกส์ จากระดับการสวิตช์ของทรานซิสเตอร์ระดับพิโควินาที ไปสู่ระดับการตอบสนองงานศูนย์ข้อมูลระดับวินาที
ในอดีต ภารกิจหลักของอุตสาหกรรมเซมิคอนดักเตอร์ยึดเป้าหมายเดียว: การลดขนาดทรานซิสเตอร์ ในปี 1965 กอร์ดอน มัวร์สังเกตว่า “ความหนาแน่นของทรานซิสเตอร์” เพิ่มขึ้นประมาณเป็นเท่าตัวทุก ๆ 2 ปี หนึ่งทศวรรษต่อมา ทฤษฎีการปรับสเกลของ Robert Dennard ได้เสริมข้อสังเกตดังกล่าว โดยแสดงให้เห็นว่าการลดแรงดันและขนาดแบบได้สัดส่วนสามารถคงความเข้มของสนามไฟฟ้าให้คงที่ได้ การปรับสเกลเชิงเรขาคณิตและการปรับสเกลของ Dennard ร่วมกันทำให้อุตสาหกรรมได้การปรับปรุงแบบทวีคูณในด้านประสิทธิภาพต่อวัตต์และประสิทธิภาพต่อดอลลาร์ ภายในเกือบ 50 ปี
จากบทความที่ตีพิมพ์ของเหอ ถิงป๋อ ระบุว่า “สัญญา” ของอุตสาหกรรมนี้เริ่มใช้ไม่ได้แล้ว หลังโหนด 7 นาโนเมตร การปรับสเกลเชิงเรขาคณิตไม่ให้ประโยชน์แบบได้สัดส่วนอีกต่อไป การออกแบบชิปขั้นสูงที่โหนด 2 นาโนเมตรตอนนี้ใช้งบพัฒนามากกว่า $1 พันล้าน ในทางปฏิบัติ สำหรับบริษัทอย่างหัวเว่ยที่เข้าถึงอุปกรณ์ลิโธกราฟีขั้นสูงไม่ได้ ข้อจำกัดเหล่านี้มาถึงก่อนและส่งผลรุนแรงกว่า
ในช่วง 6 ปีที่ผ่านมา ทีมเซมิคอนดักเตอร์ของหัวเว่ยทำวิจัยเชิงลึกในด้าน mobile SoCs, AI accelerators, สถาปัตยกรรมระบบ และบรรจุภัณฑ์ (packaging) ข้อสรุปของพวกเขาคือ “คำตอบไม่ได้อยู่ที่การนำโหนดกระบวนการหรือสถาปัตยกรรมทรานซิสเตอร์แบบใหม่มาใช้” แต่คือการ “เปลี่ยนเป้าหมายการเพิ่มประสิทธิภาพอย่างเป็นพื้นฐาน” จากการปรับสเกลเชิงเรขาคณิต การพัฒนาระบบอิเล็กทรอนิกส์ในอนาคตควรเดินไปสู่การปรับสเกลตามเวลา (time scaling) โดยลดค่าคงที่เวลาเชิงลักษณะ τ อย่างเป็นระบบในทุกชั้นของสแตก ตั้งแต่การสวิตช์ทรานซิสเตอร์ระดับพิโควินาทีไปจนถึงเวลาในการตอบสนองของศูนย์ข้อมูลระดับวินาที
ภายใต้หลักการนี้ หัวเว่ยสามารถออกแบบและผลิตชิป 381 ตัวในช่วง 6 ปีที่ผ่านมา บริษัทจะเปิดตัวชิปสมาร์ทโฟน Kirin รุ่นใหม่ในฤดูใบไม้ร่วงนี้ ซึ่งนำเทคโนโลยี logic folding ไปใช้อย่างเต็มรูปแบบ พร้อมยกระดับประสิทธิภาพอย่างมาก
เหอ ฮุย ผู้อำนวยการฝ่ายวิเคราะห์เซมิคอนดักเตอร์ของ Omdia สำหรับจีน อธิบายว่า หลักการของกฎ Tau นำแนวคิดแบบเครือข่ายสื่อสารเรื่องการส่งผ่านสูงและความหน่วงต่ำมาประยุกต์กับ “ภายในชิป” แทนที่จะพึ่งโหนดกระบวนการขั้นสูงเพื่อสร้างพื้นที่สำหรับการสเกลและเพิ่มจำนวนทรานซิสเตอร์ นอกจากนี้เขายังระบุว่าเมื่อข้อจำกัดด้านโหนดกระบวนการขั้นสูงมีอยู่ หัวเว่ยจึงผสานจุดแข็งทางเทคนิคเข้ากับความเชี่ยวชาญด้านเทคโนโลยีการสื่อสาร และการปรับปรุงวัสดุไดอิเล็กทริก เพื่อก้าวข้ามข้อจำกัดเชิงกายภาพและมุ่งสู่ความก้าวหน้าทางเทคโนโลยีทางเลือก
Logic Folding เป็นเทคโนโลยีหลัก
บทความของเหอ ถิงป๋อ ระบุว่า logic folding คือการนำ “กฎ Tau” ไปใช้ในเชิงเทคนิคที่เป็นแกนกลาง บทความโต้แย้งว่าแก่นของ Moore’s Law ไม่ได้อยู่ที่การลดเชิงเรขาคณิต แต่คือเทคโนโลยีที่สร้างผลกระทบสูงสุดต่อผู้ใช้งานปลายทาง ทรานซิสเตอร์ที่เล็กลงช่วยเพิ่มประสิทธิภาพระบบเพราะสวิตช์ได้เร็วขึ้น สายเชื่อมต่อที่หนาแน่นขึ้นช่วยเพิ่มประสิทธิภาพเพราะระยะทางในการส่งสัญญาณสั้นลง การบูรณาการที่สูงขึ้นช่วยเพิ่มประสิทธิภาพเพราะข้อมูลข้ามขอบเขตได้น้อยลง การเปลี่ยนรุ่นเทคโนโลยีแต่ละครั้งบีบอัด “เวลา” อย่างเป็นแกนหลัก จากพิโควินาทีเป็นนาโนวินาทีในระดับอุปกรณ์ จากนาโนวินาทีเป็นไมโครวินาทีในระดับชิป จากไมโครวินาทีเป็นวินาทีในระดับระบบ การสเกลเชิงพื้นที่ทำหน้าที่เพียงเป็นเครื่องมือสำหรับการบีบอัดเวลาเท่านั้น
ดังนั้น “เวลา” จึงควรทำหน้าที่เป็นมาตรฐานการวัดหลัก ในทุกชั้นของสแตก—ทรานซิสเตอร์ วงจร ชิป และระบบ—สามารถนิยามค่าคงที่เวลาเชิงลักษณะ τ ได้ และการลดค่านี้คือเป้าหมายการเพิ่มประสิทธิภาพแบบรวมศูนย์ การปรับสเกลเชิงเรขาคณิตกลายเป็นเพียงหนึ่งในวิธีเชิงเทคนิคหลายทาง ไม่ใช่วิธีเดียว
Paul Triolo หุ้นส่วนและรองประธานที่ Albright Stonebridge Group และหัวหน้าฝ่ายนโยบายเทคโนโลยีของจีน ตีความกฎ Tau ดังนี้ แนวทางของหัวเว่ยเรียบง่าย—ความก้าวหน้าของเซมิคอนดักเตอร์ในอนาคตไม่ขึ้นอยู่กับการลดขนาดเชิงเรขาคณิตเป็นหลัก แต่ขึ้นอยู่กับการบีบอัดค่าคงที่เวลาที่มีประสิทธิภาพ τ (effective time constant) ในชั้นอุปกรณ์ วงจร ชิป และระบบ ในระดับอุปกรณ์ กลไกนี้ช่วยลดความต้านทานและความจุ ในระดับวงจร หมายถึงการใช้สถาปัตยกรรม “logic folding” แบบสามมิติ เพื่อทำให้สายและเส้นทางสัญญาณสั้นลง ในระดับชิป หมายถึงสถาปัตยกรรมฮาร์ดแวร์-ซอฟต์แวร์และการออกแบบร่วมกันระหว่างฮาร์ดแวร์และซิลิคอน (silicon co-design) ในระดับระบบ หมายถึงการลดความหน่วงของการเชื่อมต่อผ่านการรวมความหมายของหน่วยความจำ (unified memory semantics) และการบูรณาการ SuperPods อย่างแน่น
สำหรับ logic folding โดยเฉพาะ Triolo อธิบายว่า หัวเว่ยอธิบายว่าคือการเปลี่ยนจากการจัดวางแบบสองมิติแบบดั้งเดิม ไปสู่สถาปัตยกรรมการซ้อนชั้นในแนวตั้ง โดยหลายเลเยอร์เชิงตรรกะจะพับขึ้นตามแกน Z คำเปรียบเทียบของหัวเว่ยคือการเปลี่ยนจากบ้านชั้นเดียวไปเป็นอาคารหลายชั้นที่เชื่อมกันด้วยลิฟต์ เป้าหมายคือชัดเจน: โดยไม่พึ่งการลดขนาดทรานซิสเตอร์ทั้งหมด ลดระยะการแพร่สัญญาณให้สั้นลง ทำให้ critical paths สั้นลง และเพิ่มความหนาแน่นทรานซิสเตอร์ที่ได้ผลจริง เพื่อสร้างการเพิ่มประสิทธิภาพ
ตามบทความ การทดสอบสเกลเพื่อการผลิตครั้งแรกของการปรับสเกลตามเวลา τ เกิดขึ้นในแอปพลิเคชันอุปกรณ์มือถือ สมาร์ทโฟน SoCs มีลักษณะเฉพาะคือชิปตัวเดียวทำหน้าที่เป็นทั้งระบบ ไม่สามารถทำสถาปัตยกรรมแบบหลายซ็อกเก็ตขนานกันได้ และแม้มีหลายพันโหนดก็ไม่อาจชดเชยความเร็วลิงก์ที่ช้าได้ ประสิทธิภาพทั้งหมดที่ส่งถึงผู้ใช้มาจากชิปตัวเดียวที่ใช้พลังงานเพียงไม่กี่วัตต์ และถูกจำกัดด้วยขีดจำกัดการระบายความร้อนจากฟอร์มแฟคเตอร์ของอุปกรณ์พกพา
ยิ่งไปกว่านั้น หลังปี 2020 เมื่อการเข้าถึงโหนดกระบวนการขั้นสูงเริ่มถูกจำกัด คำถามสำคัญกลายเป็น: หากโหนดกระบวนการถูกล็อกไว้ จะทำอย่างไรให้การปรับปรุงประสิทธิภาพแบบรุ่นต่อรุ่นยังคงเกิดขึ้นบนชิปตัวเดียว?
คำตอบของหัวเว่ยคือ logic folding Logic folding คือวิธีการออกแบบที่แบ่งวงจรดิจิทัล วงจรแอนะล็อก และวงจรจัดเก็บ (storage) ออกเป็นชั้นแอ็กทีฟที่ซ้อนกันในแนวดิ่งตามหลักการของ time scaling ทำให้เกิดการเพิ่มประสิทธิภาพแบบประสานกันระหว่างประสิทธิภาพ การใช้พลังงาน และพื้นที่
เหอ ถิงป๋อ ระบุว่า “Kirin 2026” คือชิปสมาร์ทโฟนรุ่นแรกที่ทำให้การนำ logic folding ไปใช้ประสบความสำเร็จ ภายใต้หลักการออกแบบ free logic ใหม่ทั้งหมด มันขยายจากสถาปัตยกรรมชั้นเดียวไปสู่สถาปัตยกรรมสองชั้น และสร้างการปรับปรุงอย่างมีนัยสำคัญในด้านความหนาแน่นทรานซิสเตอร์และตัวชี้วัดที่เกี่ยวข้อง “เราได้สร้างชุดความก้าวหน้าที่ยากจะได้ด้วยเทคโนโลยีโหนดกระบวนการขั้นสูงเพียงอย่างเดียว” เขากล่าว นวัตกรรมเหล่านี้จะค่อย ๆ ไปถึงชิปสำหรับการผลิตในปี 2027 และหลังจากนั้น
“ในทศวรรษหน้า เราจะยังคงก้าวไปสู่การพับแบบครอบคลุม รวมถึงการพับหลายชั้น โดยทำการเพิ่มประสิทธิภาพของทั้งสแตกแบบต่อเนื่องตั้งแต่อุปกรณ์ วงจร ชิป ไปจนถึงระบบ” เขากล่าว
Triolo ชี้ว่าแนวทางนี้ไม่ได้เป็นนวัตกรรมทางเทคโนโลยีใหม่ทั้งหมด อุตสาหกรรมเซมิคอนดักเตอร์มุ่งไปในทิศทางนี้มาหลายปีแล้ว—ข้อได้เปรียบปัจจุบันของ NVIDIA ไม่ได้มาจากความหนาแน่นของทรานซิสเตอร์เพียงอย่างเดียว แต่เป็นการบูรณาการในระดับระบบด้วย AMD มุ่งสู่การซ้อน chiplet และบรรจุภัณฑ์ขั้นสูง ขณะที่ความสำเร็จของซีรีส์ M ของ Apple มาจากการทำ localization ของหน่วยความจำและการบูรณาการฮาร์ดแวร์-ซอฟต์แวร์ในแนวตั้งเป็นหลัก “แนวทางของหัวเว่ยกลั่นแนวโน้มเหล่านี้และยกระดับขึ้นเป็นโซลูชันยุคหลัง Moore’s Law แบบครอบคลุม” Triolo กล่าว
ตามบทความ logic folding บน mobile SoCs ทำให้ “ความหนาแน่นทรานซิสเตอร์” เพิ่มขึ้นแบบก้าวกระโดด 55% และ “ประสิทธิภาพด้านพลังงาน” ดีขึ้น 41% ที่โหนดอุปกรณ์คงที่ (เทคโนโลยีการผลิตไม่เปลี่ยนกระบวนการ) บทความคาดการณ์ว่าในปี 2031 ความหนาแน่นทรานซิสเตอร์จะเพิ่มจาก 155 MT/mm² (ล้านทรานซิสเตอร์ต่อมิลลิเมตรกำลังสอง) ไปสู่ 400+ MT/mm² ในระดับอุปกรณ์และวงจร แถลงการณ์อย่างเป็นทางการของหัวเว่ยระบุว่าในปี 2031 ชิปขั้นสูงที่อิงกฎ Tau จะมีความหนาแน่นทรานซิสเตอร์เทียบเท่าเทคโนโลยีโหนด 1.4 นาโนเมตร
ผลกระทบต่ออุตสาหกรรมเซมิคอนดักเตอร์ของจีน
ในการแข่งขันเซมิคอนดักเตอร์ระดับโลก อุตสาหกรรมเซมิคอนดักเตอร์ของจีนเผชิญความท้าทายและแรงกดดันสูงสุดจากข้อจำกัดการเข้าถึงเทคโนโลยีลิโธกราฟีขั้นสูง อย่างไรก็ตาม กฎ Tau ของหัวเว่ยและโปรโตไทป์ชิปหลายรุ่นมอบ “ทิศทางใหม่” ให้แก่อุตสาหกรรมเซมิคอนดักเตอร์ของจีน—and อุตสาหกรรมเซมิคอนดักเตอร์ระดับโลก—เพื่อให้เกิดวิวัฒนาการต่อเนื่องในยุคหลัง Moore’s Law
ตั้งแต่เดือนพฤษภาคม 2020 ถึงเดือนพฤษภาคม 2026 หัวเว่ยออกแบบและผลิตชิป 381 ตัวเพื่อรองรับตลาดมือถือ ปัญญาประดิษฐ์ รถยนต์ อุตสาหกรรม และโครงสร้างพื้นฐาน ในพอร์ตผลิตภัณฑ์นี้ ทฤษฎี τ scaling ได้รับการยืนยันแล้ว
หัวเว่ยระบุในบทความว่าในอนาคต ความถี่แกน CPU คาดว่าจะไปถึง 4 GHz และสูงกว่า ภายในปี 2029 ประสิทธิภาพด้านพลังงานของ Kirin SoC คาดว่าจะดีขึ้นมากกว่าสองเท่า ภายใน 3 ถึง 5 ปีภายใต้สถานการณ์การใช้งานทั่วไป การบูรณาการฮาร์ดแวร์ AI คาดว่าจะเพิ่มขึ้นมากกว่า 100 เท่า ภายในปี 2035
เหอ ถิงป๋อ ระบุว่าในช่วงปี 2026 ถึง 2035 เมื่อเทคโนโลยีเชิงสำรวจจำนวนมากค่อย ๆ กลายเป็นสินค้าที่ทำการผลิต ความหนาแน่นทรานซิสเตอร์จะยังคงเพิ่มขึ้น ความถี่การทำงานยังคงเพิ่มขึ้นต่อเนื่อง และบริษัทจะยังคงปล่อยชิปสมาร์ทโฟนประสิทธิภาพสูง “โซลูชันของเราใช้งานได้จริง และทำงานได้ดี ประสิทธิภาพของชิปใหม่สามารถรักษาการเทียบสมรรถนะอย่างต่อเนื่องกับเส้นทางทางเลือกได้อย่างเต็มที่”
เกี่ยวกับการพัฒนาอุตสาหกรรมเซมิคอนดักเตอร์ในอนาคต เหอ ถิงป๋อ ระบุว่า “อนาคตย่อมเป็นของความร่วมมือแบบเปิด ภายใต้เส้นทางของกฎ Tau เราคาดหวังว่าจะร่วมมืออย่างใกล้ชิดกับนักวิทยาศาสตร์ วิศวกร และพันธมิตรจากอุตสาหกรรมทั่วโลก เพื่อร่วมกันผลักดันการพัฒนาอุตสาหกรรมเซมิคอนดักเตอร์และอิเล็กทรอนิกส์”
เหอ ฮุย ประเมินว่าการเปิดเผยของหัวเว่ยเองสะท้อนท่าทีที่ว่า การมุ่งสู่การเพิ่มประสิทธิภาพในระดับระบบมากกว่าการแข่งขันอย่างเดียวกับข้อจำกัดทางกายภาพ ถือเป็นความพยายามเชิงบวก ขณะที่ Moore’s Law บนซิลิคอนกำลังใกล้ถึงขีดจำกัดพื้นฐาน
หู เหยียนผิง ศาสตราจารย์ผู้เชี่ยวชาญด้านอุตสาหกรรมเทคโนโลยีอัจฉริยะและการวิจัยเศรษฐกิจอัจฉริยะของมหาวิทยาลัยการเงินและเศรษฐศาสตร์เซี่ยงไฮ้ ระบุว่ากฎ Tau คือการ “ปลดล็อก” มุมมองเชิงปริภูมิ-เวลาในการประมวลผลชิปแบบหัวเว่ยอย่างแก่นแท้ ด้วยการใช้หลักการแปลง logic แบบ free logic การปรับสเกลเชิงกายภาพของค่าคงที่เวลา (time constants) การใช้ logic folding เพื่อเพิ่มความหนาแน่น การประสานทั้งสแตกเพื่อเพิ่มประสิทธิภาพ และการสร้างระบบใหม่เพื่อลดความหน่วง นี่คือกรอบใหม่ที่แตกต่างจากมุมมองเดิมที่เน้นความแม่นยำของกระบวนการ การทำ DUV multi-exposure และอัตราผลผลิต (yield rates) ซึ่งเป็นวิวัฒนาการแบบผสมผสานหลายมิติที่ไม่ได้เกี่ยวกับเพียงการเติมเต็มและปรับให้ดีขึ้นเท่านั้น ผู้สังเกตการณ์ในอุตสาหกรรมควรพิจารณาไม่เพียงแค่ logic folding แต่ต้องเข้าใจว่าแนวคิดการออกแบบ free logic นั้นในแก่นแล้วหมายถึงอะไร
หู เหยียนผิง สรุปว่ากฎ Tau เป็นทั้งนวัตกรรมเชิงทฤษฎีและการสำรวจเชิงปฏิบัติ “เมื่อเส้นทางดำเนินไป มันจะค่อย ๆ ขยายออกไปไกล เกินกว่าวงจรภูมิทัศน์ของอุตสาหกรรมเซมิคอนดักเตอร์ที่คุ้นเคย”
คำถามที่พบบ่อย (FAQ)
Q: กฎ Tau คืออะไร และแตกต่างจาก Moore’s Law อย่างไร?
A: กฎ Tau ซึ่งหัวเว่ยประกาศอย่างเป็นทางการเมื่อวันที่ 25 พฤษภาคม 2026 เสนอให้แทนที่ “การปรับสเกลเชิงเรขาคณิต (shrinking transistor sizes)” ด้วย “การปรับสเกลตามเวลา (time (τ) scaling)” (การลดความหน่วงของการแพร่สัญญาณ) เพื่อเป็นหลักการนำทางสำหรับวิวัฒนาการเซมิคอนดักเตอร์ Moore’s Law ซึ่งตั้งอยู่บนสมมติฐานว่าความหนาแน่นของทรานซิสเตอร์จะเพิ่มขึ้นเป็นเท่าตัวประมาณทุก ๆ 2 ปี ไม่ได้สร้างประโยชน์แบบได้สัดส่วนอีกต่อไปหลังโหนดกระบวนการ 7 นาโนเมตร กฎ Tau แก้ปัญหานี้ด้วยการลดค่าคงที่เวลาเชิงลักษณะ τ อย่างเป็นระบบในทุกชั้น—from การสวิตช์ของทรานซิสเตอร์ (พิโควินาที) ไปสู่การตอบสนองของศูนย์ข้อมูล (วินาที)—เพื่อทำให้เกิดการเพิ่มประสิทธิภาพโดยไม่พึ่งพาการยกระดับโหนดกระบวนการเป็นหลัก
Q: logic folding คืออะไร และทำงานอย่างไร?
A: logic folding คือเทคนิคการนำไปใช้งานหลักของกฎ Tau มันเปลี่ยนจากเค้าโครงชิปแบบสองมิติแบบดั้งเดิม ไปสู่การซ้อนชั้นแนวตั้งแบบสามมิติ โดยหลายเลเยอร์เชิงตรรกะจะพับขึ้นตามแกน Z ด้วยคำเปรียบเทียบของหัวเว่ย คล้ายกับการเปลี่ยนจากบ้านชั้นเดียวไปเป็นอาคารหลายชั้นที่เชื่อมกันด้วยลิฟต์ ด้วยการลดระยะการแพร่สัญญาณ ทำให้ critical paths สั้นลง และเพิ่มความหนาแน่นทรานซิสเตอร์ที่ได้ผลจริงโดยไม่พึ่งพาโหนดกระบวนการที่เล็กลง logic folding ทำให้เกิดการเพิ่มประสิทธิภาพ ในโหนดกระบวนการคงที่ หัวเว่ยทำการนำไปใช้แล้วได้ความหนาแน่นทรานซิสเตอร์เพิ่มขึ้น 55% และประสิทธิภาพด้านพลังงานดีขึ้น 41%
Q: การเพิ่มประสิทธิภาพที่คาดว่าจะเกิดขึ้นของหัวเว่ยจากกฎ Tau มีอะไรบ้าง?
A: ตามบทความที่หัวเว่ยเผยแพร่ ความถี่แกน CPU คาดว่าจะไปถึง 4 GHz และสูงกว่า ภายในปี 2029 ประสิทธิภาพด้านพลังงานของ Kirin SoC คาดว่าจะดีขึ้นมากกว่าสองเท่า ภายใน 3 ถึง 5 ปีภายใต้สถานการณ์การใช้งานทั่วไป การบูรณาการฮาร์ดแวร์ AI คาดว่าจะเพิ่มขึ้นมากกว่า 100 เท่า ภายในปี 2035 ภายในปี 2031 ชิปขั้นสูงที่อิงกฎ Tau จะมีความหนาแน่นทรานซิสเตอร์เทียบเท่าเทคโนโลยีโหนด 1.4 นาโนเมตร
