Phần mở đầu
Huawei chính thức công bố 'Luật Tau (τ)' vào ngày 25/5/2026, tại Hội nghị Quốc tế về Mạch và Hệ thống (International Circuits and Systems Symposium) ở Thượng Hải, đánh dấu lần đầu tiên Trung Quốc đưa ra một nguyên tắc định hướng cho sự phát triển của ngành công nghiệp bán dẫn toàn cầu. Ông Hề Tĩnh Ba (He Tingbo), giám đốc của Huawei và chủ tịch mảng kinh doanh bán dẫn, đã trình bày bài phát biểu quan trọng (keynote) có tựa đề 'Khám phá và Thực hành các lối đi phát triển bán dẫn mới'. Cùng ngày, ông công bố một bài báo được bình duyệt (peer-reviewed) có tên 'Lý thuyết Co giãn Thời gian cho các Hệ điện tử Nhiều Lớp' trên nền tảng preprint của Học viện Khoa học Trung Quốc, cung cấp giải thích kỹ thuật chi tiết và nền tảng lý thuyết cho luật mới.
Luật Tau đề xuất thay thế 'co giãn hình học'—cách tiếp cận truyền thống là thu nhỏ kích thước transistor—bằng 'co giãn theo thời gian (τ)' làm nguyên tắc tối ưu hóa cốt lõi cho sự phát triển của bán dẫn và hệ thống điện tử. Theo khung của Huawei, sự chuyển dịch này phản ứng với thực tế rằng định luật Moore không còn mang lại lợi ích đáng kể sau nút 7 nm, và khả năng tiếp cận công nghệ quang khắc tiên tiến đã trở nên cực kỳ bị hạn chế cũng như không còn khả thi về mặt kinh tế đối với nhiều nhà sản xuất chip. Bằng cách nén có hệ thống độ trễ lan truyền tín hiệu thông qua các kỹ thuật đổi mới như gấp logic (logic folding) và liên tục tăng mật độ transistor, Luật Tau hướng đến đạt được sự phát triển bán dẫn bền vững mà không dựa chủ yếu vào việc tiến thêm các nút quy trình.
Thông báo lập tức kích hoạt phản ứng từ thị trường: cổ phiếu bán dẫn Trung Quốc tăng mạnh vào ngày 25/5, với China Integrated Circuits (SMIC) giao dịch tiến sát mức trần, Huahong Semiconductor tiến đến mức trần khoảng 20%, và các nhà cung cấp thiết bị Triotech (688072.SH) cùng Shengmei Shanghai (688082.SH) ghi nhận mức tăng đáng kể.
Co giãn theo thời gian (τ) thay thế co giãn hình học
Luật Tau định hình lại cốt lõi mục tiêu tối ưu hóa của ngành bán dẫn. Thay vì chỉ tập trung vào việc thu nhỏ kích thước transistor, luật đề xuất giảm có hệ thống hằng số thời gian đặc trưng τ—thời gian cần để tín hiệu lan truyền qua từng lớp của hệ thống điện tử—từ mức chuyển mạch transistor cấp picosecond đến mức phản hồi workload của trung tâm dữ liệu cấp giây.
Trong lịch sử, nhiệm vụ chính của ngành bán dẫn xoay quanh một mục tiêu: giảm kích thước transistor. Năm 1965, Gordon Moore quan sát rằng mật độ transistor xấp xỉ tăng gấp đôi mỗi 2 năm. Một thập kỷ sau, lý thuyết co giãn của Robert Dennard bổ sung quan sát này, cho thấy việc giảm tương ứng điện áp và kích thước có thể duy trì cường độ điện trường không đổi. Co giãn hình học và co giãn Dennard kết hợp đã tạo ra những cải tiến theo cấp số nhân về hiệu năng trên mỗi watt và hiệu năng trên mỗi đô la trong suốt gần 50 năm.
Theo bài báo được công bố của Hề Tĩnh Ba, hợp đồng công nghiệp này đã mất tính áp dụng. Sau nút 7 nm, co giãn hình học không còn mang lại lợi ích theo tỷ lệ. Thiết kế chip tiên tiến ở nút 2 nm hiện vượt 1 tỷ USD trong ngân sách phát triển. Với các công ty như Huawei không có quyền tiếp cận thiết bị quang khắc tiên tiến nhất, các ràng buộc này đến sớm hơn và kéo theo hệ quả nghiêm trọng hơn.
Trong 6 năm qua, nhóm bán dẫn của Huawei đã tiến hành nghiên cứu sâu trên nhiều mảng gồm SoC di động, bộ tăng tốc AI, kiến trúc hệ thống và đóng gói (packaging). Kết luận của họ: câu trả lời không nằm ở việc áp dụng nút quy trình hay kiến trúc transistor mới, mà nằm ở việc thay đổi căn bản chính mục tiêu tối ưu hóa. Thay vì co giãn hình học, phát triển hệ thống điện tử trong tương lai nên theo đuổi co giãn theo thời gian—giảm có hệ thống hằng số thời gian đặc trưng τ qua mọi lớp của ngăn xếp, từ thời gian chuyển mạch transistor cấp picosecond đến thời gian phản hồi trung tâm dữ liệu cấp giây.
Dựa trên nguyên tắc này, Huawei đã thiết kế và sản xuất hàng loạt 381 chip trong 6 năm qua. Công ty sẽ ra mắt các chip smartphone Kirin mới vào mùa thu này, tích hợp đầy đủ công nghệ gấp logic với hiệu năng được nâng mạnh.
Ông Huy Huy (He Hui), giám đốc phân tích bán dẫn cho Trung Quốc của Omdia, giải thích rằng nguyên lý của Luật Tau áp dụng các tư duy tốc độ truyền cao, độ trễ thấp từ mạng truyền thông vào bên trong chip, thay vì chỉ dựa vào các nút quy trình tiên tiến để tạo “không gian co giãn” và tăng số lượng transistor. Ông cũng lưu ý rằng do các ràng buộc của quy trình tiên tiến, Huawei kết hợp lợi thế kỹ thuật của mình với chuyên môn công nghệ truyền thông và các vật liệu điện môi được cải thiện để vượt giới hạn vật lý và theo đuổi các đột phá công nghệ thay thế.
Gấp logic (Logic Folding) như công nghệ cốt lõi
Bài báo của Hề Tĩnh Ba xác định gấp logic là hiện thực kỹ thuật trung tâm của Luật Tau. Bài báo lập luận rằng bản chất của định luật Moore không phải là giảm hình học, mà là công nghệ đem lại tác động lớn nhất tới người dùng cuối. Transistor nhỏ hơn cải thiện hiệu năng vì chuyển mạch nhanh hơn. Đường liên kết (interconnect) dày hơn cải thiện hiệu năng vì khoảng cách truyền tín hiệu ngắn hơn. Mức tích hợp cao hơn cải thiện hiệu năng vì dữ liệu đi qua ít ranh giới hơn. Mỗi thế hệ công nghệ về bản chất nén thời gian—từ picosecond đến nanosecond ở cấp thiết bị, từ nanosecond đến microseconds ở cấp chip, từ microseconds đến giây ở cấp hệ thống. Co giãn theo không gian chỉ đóng vai trò như một công cụ để nén thời gian.
Vì vậy, bản thân thời gian phải trở thành chuẩn đo lường chính. Ở mọi lớp của ngăn xếp—transistor, mạch, chip và hệ thống—có thể định nghĩa một hằng số thời gian đặc trưng τ, và việc giảm hằng số này đóng vai trò là mục tiêu tối ưu hóa thống nhất. Co giãn hình học trở thành một phương án kỹ thuật trong nhiều phương án, chứ không phải phương pháp duy nhất.
Paul Triolo, đối tác và phó chủ tịch tại Albright Stonebridge Group, đồng thời là người phụ trách chính sách công nghệ tại Trung Quốc, diễn giải Luật Tau như sau: cách tiếp cận của Huawei đơn giản—tiến bộ bán dẫn trong tương lai không còn phụ thuộc chủ yếu vào việc giảm kích thước hình học, mà dựa vào việc nén hằng số thời gian τ hiệu dụng qua các lớp thiết bị, mạch, chip và hệ thống. Ở cấp thiết bị, cơ chế này làm giảm điện trở và điện dung. Ở cấp mạch, nghĩa là dùng kiến trúc 'gấp logic' ba chiều để rút ngắn dây dẫn và đường tín hiệu. Ở cấp chip, nghĩa là kiến trúc phần cứng-phần mềm và đồng thiết kế silicon. Ở cấp hệ thống, nghĩa là giảm độ trễ liên kết thông qua ngữ nghĩa bộ nhớ thống nhất và SuperPods được tích hợp chặt chẽ.
Riêng về gấp logic, Triolo giải thích rằng Huawei mô tả nó như việc chuyển từ bố trí hai chiều truyền thống sang kiến trúc xếp chồng theo chiều dọc, trong đó nhiều lớp logic gấp hướng lên dọc trục Z. Ẩn dụ của Huawei: chuyển từ nhà một tầng sang các tòa nhà nhiều tầng được kết nối bằng thang máy. Mục tiêu trực tiếp: không phụ thuộc hoàn toàn vào việc giảm kích thước transistor, giảm khoảng cách lan truyền tín hiệu, rút ngắn các đường đi tới hạn, và tăng mật độ transistor hiệu dụng để đạt cải thiện hiệu năng.
Theo bài báo, lần thử nghiệm theo quy mô sản xuất hàng loạt đầu tiên của co giãn τ đã diễn ra trong các ứng dụng thiết bị di động. SoC cho smartphone có đặc thù riêng: một chip duy nhất cấu thành toàn bộ hệ thống. Kiến trúc song song nhiều socket không thể triển khai; thậm chí hàng nghìn nút cũng không thể bù đắp cho tốc độ liên kết chậm. Toàn bộ hiệu năng cung cấp cho người dùng xuất phát từ một chip chỉ tiêu thụ vài watt và bị giới hạn bởi khả năng tản nhiệt của dạng thiết bị cầm tay.
Hơn nữa, sau năm 2020, khi việc tiếp cận các nút quy trình tiên tiến bị siết chặt, câu hỏi then chốt trở thành: với các nút quy trình cố định, làm thế nào để cải thiện hiệu năng theo thế hệ vẫn tiếp tục trên một chip đơn?
Câu trả lời của Huawei: gấp logic. Gấp logic là phương pháp thiết kế chia các mạch logic số, tương tự (analog) và lưu trữ thành các lớp hoạt động được xếp chồng theo chiều dọc theo nguyên lý co giãn thời gian, qua đó đạt được tối ưu hóa phối hợp giữa hiệu năng, mức tiêu thụ điện năng và diện tích.
Ông Hề Tĩnh Ba cho biết chip smartphone 'Kirin 2026' là hiện thực thành công đầu tiên của gấp logic. Dựa trên các nguyên tắc thiết kế logic tự do hoàn toàn mới, nó mở rộng từ kiến trúc một lớp lên kiến trúc hai lớp và đạt cải thiện đáng kể về mật độ transistor cùng các chỉ số liên quan. “Chúng tôi đã đạt được một loạt tiến bộ khó có thể có được chỉ nhờ công nghệ quy trình tiên tiến”, ông nói. Những đổi mới như vậy sẽ dần đi vào các chip sản xuất vào năm 2027 và xa hơn.
“Trong thập kỷ tới, chúng tôi sẽ tiếp tục tiến tới gấp toàn diện, thậm chí gấp nhiều lớp, liên tục tối ưu hóa hiệu năng toàn ngăn xếp từ thiết bị, mạch, chip đến hệ thống”, ông phát biểu.
Triolo nhận xét rằng hướng đi này không hoàn toàn là điều mới về mặt công nghệ. Ngành bán dẫn đã theo đuổi định hướng này nhiều năm—lợi thế hiện tại của NVIDIA không chỉ đến từ mật độ transistor mà còn từ tích hợp ở cấp hệ thống; AMD theo đuổi xếp chồng chiplet và đóng gói tiên tiến; thành công của dòng M-series của Apple phần lớn nhờ định vị bộ nhớ cục bộ và tích hợp phần cứng-phần mềm theo chiều dọc. “Cách tiếp cận của Huawei chắt lọc các xu hướng này và nâng chúng thành một giải pháp toàn diện cho kỷ nguyên hậu Moore's Law,” Triolo nói.
Theo bài báo, gấp logic trên các SoC di động đạt mức tăng theo kiểu bước nhảy 55% về mật độ transistor và 41% về cải thiện hiệu quả năng lượng tại các nút thiết bị cố định (không đổi công nghệ quy trình). Bài báo dự phóng rằng đến năm 2031, mật độ transistor sẽ tăng từ 155 MT/mm² (triệu transistor trên mỗi milimét vuông) lên 400+ MT/mm² ở các cấp thiết bị và mạch. Tuyên bố chính thức của Huawei cho biết đến năm 2031, các chip tiên tiến dựa trên Luật Tau sẽ đạt mật độ transistor tương đương công nghệ quy trình 1,4 nm.
Tác động lên ngành bán dẫn Trung Quốc
Trong cuộc cạnh tranh bán dẫn toàn cầu, ngành bán dẫn Trung Quốc phải đối mặt với những thách thức và sức ép lớn nhất do các ràng buộc về công nghệ quang khắc tiên tiến. Tuy nhiên, Luật Tau của Huawei cùng nhiều mẫu chip nguyên mẫu (prototype) mang đến một hướng đi mới cho ngành bán dẫn Trung Quốc—và cho cả ngành bán dẫn toàn cầu—để tiếp tục phát triển trong kỷ nguyên hậu Moore's Law.
Từ tháng 5/2020 đến tháng 5/2026, Huawei thiết kế và sản xuất hàng loạt 381 chip phục vụ các thị trường di động, trí tuệ nhân tạo, ô tô, công nghiệp và hạ tầng. Trên toàn bộ danh mục sản phẩm này, lý thuyết co giãn τ nhận được sự xác thực.
Huawei cho biết trong bài báo của mình rằng trong tương lai, tần số xung lõi CPU được dự báo đạt từ 4 GHz trở lên vào năm 2029. Hiệu quả năng lượng của Kirin SoC được dự báo cải thiện hơn 2 lần trong vòng 3 đến 5 năm trong các kịch bản sử dụng điển hình. Việc tích hợp phần cứng AI được dự báo tăng hơn 100 lần vào năm 2035.
Ông Hề Tĩnh Ba cho biết từ 2026 đến 2035, khi nhiều công nghệ thăm dò lần lượt trở thành sản phẩm, mật độ transistor sẽ tiếp tục tăng, tần số hoạt động sẽ tiếp tục tăng trưởng, và công ty sẽ tiếp tục tung ra các chip smartphone hiệu năng cao. “Giải pháp của chúng tôi hoạt động và hoạt động tốt. Hiệu năng của các chip mới của chúng tôi có thể duy trì đầy đủ việc benchmark liên tục so với các lộ trình thay thế.”
Về phát triển ngành bán dẫn trong tương lai, ông Hề Tĩnh Ba cho biết: “Tương lai chắc chắn thuộc về hợp tác mở. Theo lộ trình của Luật Tau, chúng tôi kỳ vọng sẽ hợp tác chặt chẽ với các nhà khoa học, kỹ sư và đối tác ngành công nghệ trên toàn cầu để cùng thúc đẩy sự phát triển của ngành bán dẫn và ngành công nghiệp điện tử.”
Ông Hề Huệ (He Hui) đánh giá rằng việc Huawei công bố thông tin chính nó đã thể hiện thái độ: theo đuổi tối ưu hóa ở cấp hệ thống thay vì chỉ cạnh tranh dựa trên các giới hạn vật lý là một nỗ lực tích cực khi Moore's Law dựa trên silicon tiến gần các giới hạn cơ bản.
Hu Yiping, giáo sư phân biệt tại Đại học Tài chính và Kinh tế Thượng Hải, chuyên về các ngành công nghệ thông minh và nghiên cứu kinh tế thông minh, đã mô tả Luật Tau như việc về bản chất “mở khóa” góc nhìn không gian-thời gian kiểu chip do Huawei xây dựng: áp dụng các nguyên lý chuyển đổi logic tự do, tối ưu hóa vật lý hằng số thời gian, gấp logic để tăng mật độ, phối hợp toàn ngăn xếp để cải thiện hiệu suất, và tái cấu trúc hệ thống để giảm độ trễ. Đây là một khung mới khác với các quan điểm trước đó nhấn mạnh độ chính xác quy trình, DUV đa phơi (multi-exposure) và tỷ lệ đạt năng suất (yield). Nó mang đặc trưng tiến hóa dung hợp công nghệ theo đa chiều, không chỉ là cộng thêm và tối ưu hóa. Các quan sát viên trong ngành nên xem xét không chỉ gấp logic mà còn hiểu điều mà triết lý thiết kế logic tự do về căn bản đại diện.
Hu Yiping kết luận rằng Luật Tau vừa là đổi mới lý thuyết vừa là thăm dò thực tiễn. “Khi lộ trình tiến lên, nó dần mở rộng xa, vượt ra khỏi bức tranh quen thuộc của ngành bán dẫn.”
Câu hỏi thường gặp (FAQ)
Q: Luật Tau là gì và khác gì so với Moore's Law?
A: Luật Tau, được Huawei công bố chính thức vào ngày 25/5/2026, đề xuất thay thế 'co giãn hình học' (thu nhỏ kích thước transistor) bằng 'co giãn theo thời gian (τ)' (giảm độ trễ lan truyền tín hiệu) làm nguyên tắc định hướng cho sự phát triển của bán dẫn. Moore's Law, dựa trên việc mật độ transistor tăng gấp đôi xấp xỉ mỗi 2 năm, không còn mang lại lợi ích theo tỷ lệ sau nút quy trình 7 nm. Luật Tau giải quyết vấn đề này bằng cách giảm một cách có hệ thống hằng số thời gian đặc trưng τ trên mọi lớp—from chuyển mạch transistor (picosecond) đến phản hồi trung tâm dữ liệu (giây)—giúp cải thiện hiệu năng mà không dựa chủ yếu vào việc tiến tới các nút quy trình.
Q: Gấp logic là gì và hoạt động ra sao?
A: Gấp logic là kỹ thuật hiện thực cốt lõi của Luật Tau. Nó chuyển từ bố trí chip hai chiều truyền thống sang xếp chồng dọc ba chiều, nơi nhiều lớp logic gấp hướng lên theo trục Z. Theo ẩn dụ của Huawei, nó giống như chuyển từ nhà một tầng sang các tòa nhà nhiều tầng được kết nối bằng thang máy. Bằng cách giảm khoảng cách lan truyền tín hiệu, rút ngắn các đường tới hạn, và tăng mật độ transistor hiệu dụng mà không cần dựa vào các nút quy trình nhỏ hơn, gấp logic đạt cải thiện hiệu năng. Trên các nút quy trình cố định, triển khai của Huawei đạt mức tăng 55% mật độ transistor và 41% hiệu quả năng lượng.
Q: Các cải thiện hiệu năng dự kiến của Huawei từ Luật Tau là gì?
A: Theo bài báo do Huawei công bố, tần số xung lõi CPU được dự báo đạt từ 4 GHz trở lên vào năm 2029. Hiệu quả năng lượng của Kirin SoC được dự báo cải thiện hơn 2 lần trong vòng 3 đến 5 năm theo các kịch bản sử dụng điển hình. Việc tích hợp phần cứng AI được dự báo tăng hơn 100 lần vào năm 2035. Đến năm 2031, các chip tiên tiến dựa trên Luật Tau sẽ đạt mật độ transistor tương đương công nghệ quy trình 1,4 nm.
