JEDEC ra mắt tiêu chuẩn SPHBM4: bộ nhớ chip AI giảm 75% số chân, loại bỏ silicon interposer, tăng tốc độ gấp 4 lần

Theo JEDEC, tổ chức tiêu chuẩn bán dẫn quốc tế, gần đây đã công bố SPHBM4 (JESD330-4), một tiêu chuẩn bộ nhớ băng thông cao mới nhằm giảm chi phí đóng gói chip AI. Tiêu chuẩn này giảm số chân giao diện xuống còn 512 chân, giảm 75% so với 2.048 chân của HBM4 truyền thống, đồng thời tăng gấp bốn lần tốc độ truyền tín hiệu trên mỗi chân từ 11Gbps lên 44Gbps. Với tốc độ 46GT/s, băng thông đỉnh lý thuyết đạt 2,944TB/s, hỗ trợ từ 4 đến 16 ngăn xếp DRAM và dung lượng tối đa 64GB mỗi gói.

Khác với HBM4, yêu cầu sử dụng các bộ trung gian silicon đắt tiền và đóng gói tiên tiến như TSMC CoWoS, SPHBM4 gắn trực tiếp trên các nền tảng hữu cơ tiêu chuẩn có chi phí thấp, loại bỏ phụ thuộc vào quy trình đóng gói tiên tiến và giảm đáng kể rào cản về chi phí.