開始
ファーウェイは2026年5月25日、上海で開催された国際回路・システム・シンポジウムにおいて、「タウ（τ）法」を正式に発表し、中国が世界の半導体産業の発展に向けた指針となる原則を初めて提案したことを示した。ファーウェイの半導体事業のディレクター兼社長である何挺波（He Tingbo）が、「新しい半導体開発パスの探求と実践」という題名の基調講演を行った。同日、何氏は中国科学院のプレプリント・プラットフォーム上で、査読付き論文として「多層電子システムのための時間スケーリング理論」を公表し、新しい法に関する詳細な技術的説明と理論的基盤を提示した。
タウ法は、「幾何学的スケーリング」――トランジスタのサイズを縮小するという従来の方式――を、半導体および電子システムの進化における根本的な最適化原理として「時間（τ）スケーリング」に置き換えることを提案する。ファーウェイの枠組みによれば、この転換は、ムーアの法則が7ナノメートル・ノード以降は大きな利益をもたらさなくなり、多くのチップメーカーにとって、高度なリソグラフィ技術へのアクセスが厳しく制限され、経済的にも実行困難になっているという現実に対応している。ロジック・フォールディングやトランジスタ密度の継続的な増加といった革新技術によって信号伝搬の遅延を体系的に圧縮することで、タウ法はプロセス・ノードの進化に主として依存せずに、持続的な半導体の進化を実現することを狙っている。
この発表は直ちに市場の反応を引き起こした。中国の半導体株は5月25日に急騰し、中国集積回路（SMIC）はストップ高近辺で取引され、華虹半導体は約20%のストップ高に接近し、装置サプライヤーのTriotech（688072.SH）と上海盛美（688082.SH）は大幅な上昇を記録した。
時間（τ）スケーリングが幾何学的スケーリングに取って代わる
タウ法は、半導体産業の主要な最適化目標を根本的に作り替える。トランジスタの寸法を縮めることに専ら注力するのではなく、電子システムの各層を信号が伝搬するのに必要な時間――特性時間定数τ――を、ピコ秒レベルのトランジスタ切り替えから、秒レベルのデータセンターのワークロード応答へと、体系的に減らすことを提案する。
歴史的に、半導体産業の主要な課題はある1つの目的に集中していた。ゴードン・ムーアは1965年に、トランジスタ密度がおよそ2年ごとに倍増すると観測した。その10年後、ロバート・デナードのスケーリング理論がこの観測を補完し、電圧とサイズを比例して減らすことで電界強度を一定に保てることを示した。幾何学的スケーリングとデナード・スケーリングの両者は、ほぼ50年間にわたり、性能あたりの消費電力と性能あたりのコストを指数関数的に向上させることを可能にした。
何挺波が公表した論文によれば、この産業上の契約は適用を失っている。7ナノメートル・ノードを超えると、幾何学的スケーリングはもはや比例的な利益をもたらさない。2ナノメートル・ノードでの先端チップ設計は、開発予算が$1 billionを超えるまでになっている。最先端のリソグラフィ装置へのアクセスを欠くファーウェイのような企業にとって、こうした制約はより早い段階で到来し、より深刻な結果を伴う。
過去6年間、ファーウェイの半導体チームは、モバイルSoC、AIアクセラレータ、システムアーキテクチャ、パッケージングにわたって深い研究を行った。その結論は、「新しいプロセス・ノードやトランジスタ・アーキテクチャを採用する」ことではなく、「最適化目標そのものを本質的に変える」ことに答えがあるというものだった。幾何学的スケーリングではなく、今後の電子システム開発は、スタックのあらゆる層で特性時間定数τを体系的に引き下げる、すなわちピコ秒レベルのトランジスタ切り替えから秒レベルのデータセンター応答時間へと、時間スケーリングを追求すべきである。
この原則に基づき、ファーウェイは過去6年間で381のチップを設計し量産することに成功した。同社は今秋、ロジック・フォールディング技術を完全に実装し、性能を大幅に向上させた新しいKirinスマートフォン向けチップをリリースする予定だ。
オムディアの中国向け半導体アナリシス・ディレクターである何恵（He Hui）は、タウ法の原則は、スケーリング空間を作りトランジスタ数を増やすために先端プロセス・ノードに頼るのではなく、通信ネットワークの高い伝送力と低遅延という考え方をチップ内部に適用するものだと説明した。さらに同氏は、先端プロセスの制約を踏まえ、ファーウェイは技術的優位性に加え、通信技術の専門知識と改良された誘電体材料を組み合わせて物理的限界を突破し、別の技術的ブレークスルーを目指すと述べた。
中核技術としてのロジック・フォールディング
何挺波の論文は、ロジック・フォールディングがタウ法の中心となる技術実装だと特定している。同論文では、ムーアの法則の本質は幾何学的な縮小ではなく、エンドユーザーに最大のインパクトを与える技術であると論じている。より小さいトランジスタはより速く切り替えるためシステム性能を向上させる。より高密度の配線は、信号伝送距離が短くなるため性能を向上させる。より高い集積度は、データが越える境界が少なくなるため性能を向上させる。各技術世代は本質的に時間を圧縮する――デバイスレベルではピコ秒からナノ秒へ、チップレベルではナノ秒からマイクロ秒へ、システムレベルではマイクロ秒から秒へ。空間スケーリングは、時間を圧縮するための単なる手段にすぎない。
したがって、時間そのものを主要な計測基準として機能させるべきである。スタックのあらゆる層――トランジスタ、回路、チップ、システム――で特性時間定数τを定義でき、これを減らすことが統一された最適化目標となる。幾何学的スケーリングは、多くある技術アプローチの1つに過ぎず、唯一の方法ではない。
Albright Stonebridge Groupのパートナー兼副社長であり、中国の技術政策リードであるポール・トライオロ（Paul Triolo）は、タウ法を次のように解釈した。ファーウェイのアプローチは単純だ――今後の半導体の進歩は、主として幾何学的なサイズの縮小に依存するのではなく、デバイス、回路、チップ、システムの各層にまたがって有効な時間定数τを圧縮することにかかっている。デバイスレベルでは、この仕組みが抵抗と容量を低減する。回路レベルでは、3次元の「ロジック・フォールディング」アーキテクチャを用いて配線と信号経路を短くすることを意味する。チップレベルでは、ハードウェア・ソフトウェア・アーキテクチャとシリコン共同設計を意味する。システムレベルでは、統一されたメモリの意味論と密に統合されたSuperPodsによって配線遅延を減らすことを意味する。
ロジック・フォールディングについて、トライオロは次のように説明した。ファーウェイはそれを、従来の2次元レイアウトから、Z軸に沿って複数の論理層が上方向に折り重なる縦方向の積層アーキテクチャへの移行として説明している。同社のたとえでは、1階建ての家から、エレベーターで結ばれた多階建ての建物へ移行するようなものだ。狙いは明確である。トランジスタのサイズ縮小に完全に依存することなく、信号伝搬距離を減らし、重要経路を短縮し、有効なトランジスタ密度を高めて性能向上を実現する。
論文によれば、τスケーリングの最初の量産規模でのスケール試験はモバイル・デバイスのアプリケーションで行われた。スマートフォンSoCには独自の特徴がある。1つのチップがシステム全体を構成する。マルチソケットの並列アーキテクチャは実装できず、何千ものノードでもリンク速度の遅さを補うことはできない。ユーザーに提供される性能は、数ワットしか消費せず、携帯端末のフォームファクターによる放熱制限の範囲で制約を受ける、単一のチップから生まれる。
さらに2020年以降、先端プロセス・ノードへのアクセスが制限されるようになると、重要な問いは次のようになった。固定されたプロセス・ノードのもとで、単一チップにおいて世代ごとの性能向上をどのように継続できるのか。
ファーウェイの答えはロジック・フォールディングだ。ロジック・フォールディングは、デジタル、アナログ、ストレージ回路を、時間スケーリングの原則に従って縦方向に積層された能動層へと分割する設計手法であり、性能、消費電力、面積の間で協調的な最適化を実現する。
何挺波は、「Kirin 2026」スマートフォン・チップがロジック・フォールディングの最初の成功した実装だと述べた。まったく新しい自由なロジック設計の原則に基づき、単層からデュアルレイヤーのアーキテクチャへ拡張され、トランジスタ密度および関連指標で大幅な改善を達成している。「私たちは、先端プロセス技術だけでは得るのが難しい一連の進歩を実現しました」と同氏は述べた。こうした革新は、2027年以降にかけて段階的に量産チップへと浸透していく。
「今後10年間、私たちは包括的なフォールディングへと進み、さらに多層フォールディングへも継続的に取り組み、デバイス、回路、チップ、システムのフルスタックの性能を継続して最適化していきます」と同氏は述べた。
トライオロは、このアプローチは技術的に完全に新しいわけではないと指摘した。半導体業界は長年、この方向性を追求してきた――NVIDIAの現在の強みは、トランジスタ密度だけではなく、システムレベルでの統合に由来する。AMDはチップレットの積層と先進的なパッケージングを追求している。AppleのMシリーズの成功は、メモリのローカライズとハードウェア・ソフトウェアの縦方向統合に大きく依存している。「ファーウェイのアプローチは、これらの潮流を凝縮し、ムーアの法則以後の包括的な時代の解決策へと引き上げたものだ」とトライオロは語った。
論文によれば、モバイルSoCにおけるロジック・フォールディングは、固定されたデバイス・ノード（同一のプロセス技術）で、トランジスタ密度が55%のステップ関数的増加、エネルギー効率が41%の向上を達成した。さらに同論文は、2031年までに、トランジスタ密度が155 MT/mm²（1平方ミリメートルあたりの百万トランジスタ）からデバイスおよび回路レベルで400+ MT/mm²へと増加すると見込んでいる。ファーウェイの公式発表によれば、2031年には、タウ法に基づく先端チップが1.4ナノメートル・プロセス技術に相当するトランジスタ密度を達成するという。
中国の半導体産業への影響
世界的な半導体競争において、中国の半導体産業は、先端リソグラフィ技術の制約により最も大きな課題と圧力に直面している。とはいえ、ファーウェイのタウ法と複数のチップ試作は、中国の半導体産業、そしてグローバルな半導体産業にとって、ムーアの法則後の時代における継続的な進化を実現するための新たな方向性を提供している。
2020年5月から2026年5月までに、ファーウェイはモバイル、人工知能、自動車、産業、インフラ市場向けに381のチップを設計し量産した。この製品ポートフォリオ全体において、τスケーリング理論は検証を受けた。
ファーウェイは論文の中で、今後について次のように述べている。CPUコア周波数は2029年までに4 GHz以上に到達する見通しだ。Kirin SoCのエネルギー効率は、通常の使用シナリオのもとで、今後3〜5年で2倍以上の改善が見込まれる。AIハードウェアの統合は、2035年までに100倍以上の増加が見込まれる。
何挺波は、2026年から2035年にかけて、多数の探索的技術が段階的に製品化されていく中で、トランジスタ密度は引き続き増加し、動作周波数も成長し続け、同社は高性能なスマートフォン向けチップを継続的にリリースすると述べた。「私たちの解決策は機能し、そしてうまく機能します。新しいチップの性能は、代替の経路に対する継続的なベンチマークを十分に維持できるはずです。」
今後の半導体産業の発展について、何挺波は次のように述べた。「未来は確実にオープンな協力のもとにあります。タウ法の道筋のもとで、私たちは世界の科学者、エンジニア、産業パートナーと緊密に連携し、半導体および電子産業の発展をともに推進していくことを期待しています。」
何恵（He Hui）は、ファーウェイの開示そのものが姿勢を示していると評価した。すなわち、物理的な限界でただ競い合うのではなく、システムレベルで最適化を追求することは、シリコンベースのムーアの法則が根本的な限界に近づく中での前向きな試みだという。
上海財経大学の知能技術産業・知能経済研究を専門とする名誉教授、胡燕萍（Hu Yanping）は、タウ法を本質的に「ファーウェイ流のチップの計算における時空間の視点を解き放つ」ものだと特徴づけた。すなわち、自由なロジック変換の原則を適用し、時間定数の物理的最適化を行い、密度向上のためにロジック・フォールディングを用い、効率改善のためにフルスタックで協調させ、レイテンシー低減のためにシステムを再構築する。これは、プロセス精度、DUVの多重露光、歩留まりといった観点を重視する従来の視点とは異なる新しい枠組みであり、単なる追加や最適化ではなく、多次元の技術融合による進化の特徴を備えている。業界の観察者は、ロジック・フォールディングだけでなく、自由なロジック設計の思想が本質的に何を表しているのかを理解するべきだ。
胡燕萍は、タウ法が理論的革新と実践的探求の両方を構成すると結論づけた。「道が進むにつれて、それは次第に遠くへ広がり、見慣れた半導体産業の景色を超えていく。」
FAQ
Q: タウ法とは何で、ムーアの法則とどう違いますか？
A: タウ法は、2026年5月25日にファーウェイによって正式に発表されたもので、「幾何学的スケーリング」（トランジスタのサイズを縮めること）を、「時間（τ）スケーリング」（信号伝搬の遅延を減らすこと）に置き換えて、半導体の進化の指針とすることを提案しています。ムーアの法則は、約2年ごとにトランジスタ密度が倍増するといった前提に基づいていますが、7ナノメートルのプロセス・ノードを超えると、もはや比例的な利益をもたらしません。タウ法はこれに対し、特性時間定数τを全層――トランジスタ切り替え（ピコ秒）からデータセンター応答（秒）まで――で体系的に減らすことで、プロセス・ノードの進化に主として依存せずに性能向上を可能にします。
Q: ロジック・フォールディングとは何で、どのように機能しますか？
A: ロジック・フォールディングは、タウ法の中核となる実装技術です。従来の2次元のチップレイアウトから、Z軸に沿って複数の論理層が上方向に折り重なる3次元の垂直積層へと移行します。ファーウェイのたとえでは、1階建ての家から、エレベーターで結ばれた多階建ての建物へ移行するようなものです。信号伝搬距離を減らし、重要経路を短縮し、より小さいプロセス・ノードに依存せずに有効なトランジスタ密度を高めることで、ロジック・フォールディングは性能向上を実現します。固定プロセス・ノードの条件下で、ファーウェイの実装はトランジスタ密度の55%増と、エネルギー効率の41%向上を達成しました。
Q: タウ法によるファーウェイの見込み性能向上はどれくらいですか？
A: ファーウェイが公表した論文によれば、CPUコア周波数は2029年までに4 GHz以上に到達する見込みです。Kirin SoCのエネルギー効率は、通常の使用条件のもと、今後3〜5年で2倍以上の改善が見込まれます。AIハードウェアの統合は、2035年までに100倍以上の増加が見込まれます。さらに、2031年には、タウ法に基づく先端チップが、1.4ナノメートル・プロセス技術に相当するトランジスタ密度を達成する見通しです。
